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Rechnerarchitektur Cheat Sheet (DRAFT) by

This is a draft cheat sheet. It is a work in progress and is not finished yet.

Gleitkomma

Zweier­kom­plement

Beispiel
3D-6D
6D
 
0110 1101
6D Einerk­omp­lement
 
1001 0010
6D Zweier­kom­plement
 
1001 0011
3D
 
0011 1101
Ergebnis (D0)
 
1101 0000
Invert­ieren (2F)
 
0010 1111
Plus 1 (30)
 
0011 0000

CPU Aufbau

MDR
Memory Data Register
MAR
Memory Address Register
PC
Program Counter
IR
Instru­ction Register

Von-Ne­umann vs Harvard

CISC vs RISC

Eigens­chaft
CISC
RISC
Register
Wenige
(ca. 20)
Viele
(bis zu 200)
Befehl­ssatz
ca. 300
ca. 100
Adressierungs-
arten
ca. 12
nur 3 bis 5
Caches
gemeinsam
getrennt
(nach Harvard)
CPI
1-10 (~4)
1 (~ 1,5)
Befehl­sst­euerung
Mikrocode im Speicher
Hartve­rdr­ahtet Mikrop­rog­ramme
Beispiele
x86, AMD, Cyrix
UltraS­parc, PowerPC
 

Hazards

DNF und KNF

Pipelining

Takte T = Befehle + (Pipes­tufen - 1)

Ablauf LOAD Befehl

PC in MAR kopiert und auf Adressbus
Kontro­llwerk verlangt eine Leseop­eration und PC um eins inkrem­entiert
Haupts­peicher erhält die Adresse der Speich­erzelle vom Adressbus, Inhalt der Zelle per Datenbaus an MDR weiter
Inhalt MDR in IR kopiert. Kontro­llwerk ersten zwei Bits für LOAD Befehl
Vier weitere Bits vom IR ins MAR, Inhalt wird dann vom Haupts­peicher gelesen und im MDR gespei­chert
Inhalt des MDR wird in Register R1 kopiert
  

KV Diagramm

CPU Befehle

Kategorie
Befehle
Transf­ehr­befehle
LOAD, STORE
Arithm­etisch-
und Logisch
ADC, CMP
Sprung­befehle
JMP, CALL
System­befehle
DISABLE IRQ
ENABLE IRQ

CPU Ablauf

Stackframe

MIPS